工作职责：

1、独立完成设计高精度，超低抖动APLL/ADPLL/Serdes/ADC/DC的系统架构设计与系统行为建模、各模块指标定义； 2、负责设计APLL/ADPLL/Serdes/ADC/DC中各个模块；熟悉顶层连线关系； 3、负责设计Capless LDO / TDC / DTC / Charge pump / VCO / DCO / fractional divider / integer divider等; 4、负责设计AFC算法；小数分频算法；delta-sigma modulation / dither 算法； 5、负责芯片前期测试以及debug 工作，并制定测试及量产测试方案；

任职要求：

1、大学硕士学历或以上，微电子、电子工程等相关专业； 具有3年以上先进CMOS工艺节点的APLL/ADPLL/Serdes/ADC/DC设计直接工作经验； 2、对工艺55nm, 40nm, 28nm, 14nm有设计及成功量产经验； 3、具有混合信号系统建模和仿真经验，熟悉Verilog-A 、System-Verilog, AMS仿真环境； 4、具有理解RTL数字设计能力； 5、具有Matlab simulink建模仿真经验； 6、熟悉Monte-Carlo, Aging model, EMIR仿真环境； 7、熟练使用高速示波器、频谱仪和网络分析仪等进行芯片测试与验证； 8、拥有丰富的高速模拟IC电路设计和信号完整性方面的理论知识和实践经验。

地点：深圳